- शुरुआत
- 31 मार्च 202090% कॉन्फ़िडेंससोर्स से
पिछले साल दिसंबर में TSMC ने अपनी 5nm प्रोसेस पर काम शुरू किया
मूल भाषा से अपने आप अनुवादित
मूल शीर्षक: In December last year TSMC started to work on its 5nm process
- TSMC ने दिसंबर 2015 में अपनी 5nm प्रोसेस पर काम शुरू किया, जिसका लक्ष्य लॉन्च H1 2020 था, जैसा कि HEXUS ने 6 अक्टूबर 2016 को रिपोर्ट किया[1]
- उस रिपोर्ट में CTimes News के हवाले से कहा गया है कि TSMC ने अपनी 3nm प्रोसेस विकसित करने के लिए 300 से 400 R&D स्टाफ लगाए हैं, ताकि "मूर के नियम की सीमा को तोड़ा" जा सके; प्रेसिडेंट और को-CEO डॉ. मार्क लियू ने कहा कि यह टूल थ्री-डायमेंशनल स्टैक्ड आर्किटेक्चर तकनीक होगा और TSMC ने "इंटेलेक्चुअल प्रॉपर्टी, ऑटोमेशन समाधान और उपकरण देने वालों के साथ पूरा इकोसिस्टम" बना लिया है, और उसने उन्हीं 3nm स्टाफ को पहले ही 1nm डेवलपमेंट के लिए तय कर दिया है[1]
- 3 अप्रैल 2019 तक TSMC ने Hsinchu में घोषणा की कि उसकी 5nm प्रोसेस "पहले से ही रिस्क प्रोडक्शन में" है और उसने Open Innovation Platform के भीतर अपने 5nm डिज़ाइन इंफ्रास्ट्रक्चर का पूरा वर्ज़न दे दिया है - पूरा Design Rule Manual, SPICE मॉडल, PDK और सिलिकॉन-वैलिडेटेड IP - और ग्राहकों ने "पहले से ही गहन डिज़ाइन जुड़ाव शुरू कर दिया है, जो प्रोडक्ट टेप-आउट, पायलट गतिविधियों और शुरुआती सैंपलिंग का रास्ता तैयार करता है"[3]
- 7nm प्रोसेस के मुकाबले, TSMC ने 5nm को 1.8X लॉजिक डेंसिटी और ARM Cortex-A72 कोर पर 15% तेज़ स्पीड बताया, जिसमें EUV लिथोग्राफी से प्रोसेस के सरल होने का फायदा मिला[3]
- दिसंबर 2019 में IEDM में TSMC के पेपर ने करीब 1.84x लॉजिक डेंसिटी बढ़ोतरी और 15% पावर लाभ या 30% पावर कमी बताई, जिसमें 256 Mb SRAM-प्लस-लॉजिक टेस्ट चिप की औसत यील्ड 80% और पीक पर 90%+ रही, और अब तक की सबसे सघन हाई-डेंसिटी SRAM सेल 21000 nm2 (0.021 um2) पर रिपोर्ट की गई[2]
- इस नए खुलासे ने 2016 की लक्ष्य तारीख की पुष्टि की: "यह तकनीक फिलहाल रिस्क प्रोडक्शन में है, और ज़्यादा मात्रा में उत्पादन 2020 की पहली छमाही के लिए तय है। इसका मतलब है कि 5nm पर बने चिप 2020 की दूसरी छमाही तक तैयार हो जाने चाहिए।"[1][2]
- N5, TSMC की 5वीं-जनरेशन FinFET और 10+ लेयर पर बड़े पैमाने पर EUV का इस्तेमाल करता है, जो नए नोड के साथ पहली बार प्रोसेस मास्क की संख्या घटाता है - अनुमानित 75-80 मास्क, जबकि EUV के बिना यह 110+ हो सकते थे; डिज़ाइन-टेक्नोलॉजी को-ऑप्टिमाइज़ेशन ने टेस्ट चिप का साइज़ 40% घटाया, जिसके बिना यह करीब 25.1 mm2 का होता और यील्ड 80% की बजाय 73% होती[2]
- अप्रैल 2019 के रिलीज़ के मुताबिक, TSMC ने अपनी सबसे एडवांस्ड प्रोडक्शन प्रोसेस को 7-नैनोमीटर बताया, और 2019 में ताइवान, अमेरिका व चीन की फैब से ग्राहकों को सालाना 12 मिलियन 12-इंच बराबर वेफर की क्षमता से सेवा दी[3]
संदर्भ 379% कॉन्फ़िडेंसकुल भरोसा: 79%पिन का स्रोत और संदर्भ उसकी तारीखों की कितनी पुष्टि करते हैं।सोर्स सहित 3 संदर्भ पिन के शुरू और खत्म होने के समय का कितनी मज़बूती से समर्थन करते हैं, इसका भारित औसत; सबसे नए संदर्भ से हर 180 दिन पुराना होने पर किसी संदर्भ की गिनती आधी हो जाती है75% या उससे बेहतर कॉन्फ़िडेंस वाले सभी पिन दिखाएं
पहली एंट्री हमेशा पिन का सोर्स होती है। कुल कॉन्फ़िडेंस एक भारित औसत है कि हर संदर्भ ऊपर इस्तेमाल किए गए शुरू और खत्म होने के समय का कितनी मज़बूती से समर्थन करता है; सबसे नए संदर्भ से हर 180 दिन पुराना होने पर किसी संदर्भ की गिनती आधी हो जाती है।
- [1]90%hexus.net/tech/news/industry/97729-tsmc-dedicates-300-boffins-3nm-process-rdhexus.net· 21 जून 2017 को पोस्ट किया गया· शुरुआत 31 मार्च 2020 ✓· स्कोर का 2%
जैसा तय था वैसा हुआ, hexus.net के अनुसार: "…इन योजनाओं की प्रगति, जिसमें H1 2020 के लिए एक लक्ष्य लॉन्च तारीख तय की गई थी। अब एक ताज़ा रिपोर्ट बताती है क…"
- [2]80%Early TSMC 5nm Test Chip Yields 80%, HVM Coming in H1 2020anandtech.com· 19 दिस॰ 2019 को प्रकाशित· स्कोर का 72%
AnandTech's own headline, "Early TSMC[3] 5nm Test Chip Yields 80%, HVM Coming in H1 2020," published December 19, 2019, describes the same H1 2020 volume-manufacturing target the pin's stored 31 March/1 April 2020 date reflects, though published about three months earlier.
- [3]74%TSMC and OIP Ecosystem Partners Deliver Industrys First Complete Design Infrastructure for 5nm Process Technologypr.tsmc.com· 3 अप्रैल 2019 को प्रकाशित· स्कोर का 26%
TSMC's own press release confirms it delivered a complete 5nm design infrastructure via its Open Innovation Platform on April 3, 2019, with the process already in risk production - about a year ahead of the pin's stored H1 2020 target, consistent with the ramp described in the pin's own reasoning.
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