Pada Desember tahun lalu, TSMC mulai mengerjakan proses 5nm-nya

Diterjemahkan otomatis dari aslinya

Judul asli: In December last year TSMC started to work on its 5nm process

Pada Desember tahun lalu, TSMC mulai mengerjakan proses 5nm-nya. Pada Januari berikutnya, kami mendengar dari CEO perusahaan tersebut tentang kemajuan rencana ini, dengan target tanggal peluncuran ditetapkan pada H1 2020. Kini sebuah laporan terbaru menunjukkan bahwa TSMC percaya diri dapat mencapai target yang telah diumumkan sebelumnya, karena telah mulai mengalokasikan antara 300 dan 400 staf R&D untuk mengembangkan proses 3nm-nya.

TSMC mulai mengerjakan proses 5nm-nya pada Desember 2015, dengan target peluncuran H1 2020, seperti dilaporkan oleh HEXUS pada 6 Oktober 2016^[1]
Laporan itu, mengutip CTimes News, menyebutkan TSMC telah mengalokasikan antara 300 dan 400 staf R&D untuk mengembangkan proses 3nm-nya, guna "menerobos batasan hukum Moore"; Presiden dan Co-CEO Dr. Mark Liu mengatakan teknologi tersebut akan berupa teknologi arsitektur bertumpuk tiga dimensi dan bahwa TSMC telah membangun "ekosistem lengkap dengan kekayaan intelektual, solusi otomasi, dan penyedia peralatan", dan telah menugaskan staf 3nm yang sama untuk lanjut ke pengembangan 1nm^[1]
Pada 3 April 2019, TSMC mengumumkan di Hsinchu bahwa proses 5nm-nya "sudah dalam produksi risiko" dan bahwa pihaknya telah menyelesaikan versi lengkap infrastruktur desain 5nm-nya dalam Open Innovation Platform - Design Rule Manual lengkap, model SPICE, PDK, dan IP yang telah divalidasi secara silikon - dengan pelanggan yang "sudah memulai keterlibatan desain yang intensif, membuka jalan untuk tape-out produk, aktivitas pilot, dan sampling awal"^[3]
Dibandingkan dengan proses 7nm, TSMC menempatkan 5nm pada kepadatan logika 1.8X dan peningkatan kecepatan 15% pada inti ARM Cortex-A72, dibantu oleh penyederhanaan proses dari litografi EUV^[3]
Di IEDM pada Desember 2019, makalah TSMC menyebutkan peningkatan kepadatan logika sekitar 1.84x dan peningkatan daya 15% atau pengurangan daya 30%, dengan chip uji SRAM-plus-logika 256 Mb yang menghasilkan yield rata-rata 80% dan di atas 90% pada puncaknya, serta sel SRAM berkepadatan tinggi paling padat yang dilaporkan sebesar 21000 nm2 (0.021 um2)^[2]
Pengungkapan terbaru ini mengonfirmasi target tanggal 2016: "Teknologi ini saat ini dalam produksi risiko, dengan produksi volume tinggi dijadwalkan untuk semester pertama 2020. Ini berarti chip yang dibuat dengan 5nm seharusnya siap pada semester kedua 2020."^[1][2]
N5 menggunakan FinFET generasi ke-5 milik TSMC dan EUV secara ekstensif di lebih dari 10 lapisan, yang untuk pertama kalinya mengurangi jumlah mask proses pada node baru - diperkirakan 75-80 mask dibandingkan 110+ yang mungkin diperlukan tanpa EUV; co-optimisasi desain-teknologi memberikan chip uji pengurangan ukuran chip 40%, tanpanya ukurannya akan sekitar 25.1 mm2 dengan yield 73% dan bukan 80%^[2]
Pada rilis April 2019, TSMC menggambarkan proses paling canggih yang sedang diproduksi sebagai 7-nanometer, melayani pelanggan dengan kapasitas tahunan 12 juta wafer setara 12-inci pada 2019 dari fab di Taiwan, Amerika Serikat, dan China^[3]

@ThePinGang

Referensi 3KEYAKINAN 79%Keyakinan keseluruhan: 79%Seberapa baik sumber dan referensi pin mendukung tanggalnya.Rata-rata tertimbang dari seberapa kuat 3 referensi, termasuk sumber, mendukung waktu mulai dan berakhir pin; bobot sebuah referensi berkurang setengahnya untuk setiap 180 hari lebih lama dari yang terbaruTampilkan semua pin dengan keyakinan 75% atau lebih tinggi

Entri pertama selalu merupakan sumber pin. Keyakinan keseluruhan adalah rata-rata tertimbang dari seberapa kuat setiap referensi mendukung waktu mulai dan berakhir yang digunakan di atas; bobot sebuah referensi berkurang setengahnya untuk setiap 180 hari lebih lama dari yang terbaru.

[1]90%
hexus.net/tech/news/industry/97729-tsmc-dedicates-300-boffins-3nm-process-rd
hexus.net· Diposting 21 Jun 2017· Mulai 31 Mar 2020 ✓· 2% dari skor
Terjadi sesuai tanggal yang tercatat, menurut hexus.net: "...kemajuan rencana ini, dengan target tanggal peluncuran ditetapkan pada H1 2020. Kini sebuah laporan terbaru menunjukkan ba..."
[2]80%
Early TSMC 5nm Test Chip Yields 80%, HVM Coming in H1 2020
anandtech.com· Diterbitkan 19 Des 2019· 72% dari skor
AnandTech's own headline, "Early TSMC^[3] 5nm Test Chip Yields 80%, HVM Coming in H1 2020," published December 19, 2019, describes the same H1 2020 volume-manufacturing target the pin's stored 31 March/1 April 2020 date reflects, though published about three months earlier.
[3]74%
TSMC and OIP Ecosystem Partners Deliver Industrys First Complete Design Infrastructure for 5nm Process Technology
pr.tsmc.com· Diterbitkan 3 Apr 2019· 26% dari skor
TSMC's own press release confirms it delivered a complete 5nm design infrastructure via its Open Innovation Platform on April 3, 2019, with the process already in risk production - about a year ahead of the pin's stored H1 2020 target, consistent with the ramp described in the pin's own reasoning.

Sarankan koreksi

Ada yang kurang atau salah? Sampaikan dengan kata-kata Anda sendiri: tautan yang mendukung pin ini, tanggal mulai atau berakhir yang berbeda beserta alasannya, atau fakta yang kurang atau keliru. AI memeriksanya terhadap sumber pin ini, mencari sumber yang lebih baik, dan menambahkan halaman mana pun yang mendukung Anda. Sumber pin itu sendiri tetap paling diperhitungkan. Gambar yang menampilkan hal lain, atau menampilkannya dengan buruk, juga diperiksa, lalu diturunkan atau diganti.