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- 31 mar 2020AFFIDABILITÀ 90%da la fonte
A dicembre dello scorso anno TSMC ha iniziato a lavorare al suo processo a 5nm
Tradotto automaticamente dall’originale
Titolo originale: In December last year TSMC started to work on its 5nm process
- TSMC ha avviato il lavoro sul processo a 5nm nel dicembre 2015, con un lancio previsto nel primo semestre 2020, come riportato da HEXUS il 6 ottobre 2016[1]
- Quel rapporto, che cita CTimes News, dice che TSMC ha assegnato tra 300 e 400 addetti alla ricerca e sviluppo (R&D) allo sviluppo del processo a 3nm, per "superare il limite della legge di Moore"; il presidente e co-CEO Mark Liu ha detto che la tecnologia sarebbe stata un'architettura a stack tridimensionale e che TSMC ha messo in piedi "gli ecosistemi completi con la proprietà intellettuale, le soluzioni di automazione e i fornitori di apparecchiature", e ha già destinato lo stesso personale del 3nm a passare allo sviluppo a 1nm[1]
- Al 3 aprile 2019 TSMC ha annunciato a Hsinchu che il suo processo a 5nm era "già in produzione a rischio" e che aveva consegnato la versione completa della sua infrastruttura di progettazione a 5nm all'interno dell'Open Innovation Platform - Design Rule Manual completo, modello SPICE, PDK e IP validata sul silicio - con i clienti che avevano "già avviato intensi impegni di progettazione, aprendo la strada a tape-out dei prodotti, attività pilota e prime campionature"[3]
- Rispetto al processo a 7nm, TSMC ha indicato per il 5nm una densità logica di 1,8X e un guadagno di velocità del 15% su un core ARM Cortex-A72, aiutato dalla semplificazione del processo grazie alla litografia EUV[3]
- All'IEDM del dicembre 2019 l'articolo di TSMC indicava un aumento della densità logica di circa 1,84x e un guadagno di potenza del 15% o una riduzione della potenza del 30%, con un chip di prova da 256 Mb di SRAM più logica con una resa dell'80% in media e oltre il 90% al picco, e la più densa cella SRAM ad alta densità mai riportata, da 21000 nm2 (0,021 um2)[2]
- Quella più recente comunicazione ha confermato la data obiettivo del 2016: "La tecnologia è attualmente in produzione a rischio, con la produzione in grandi volumi prevista per la prima metà del 2020. Questo significa che i chip costruiti a 5nm dovrebbero essere pronti nella seconda metà del 2020."[1][2]
- N5 usa la quinta generazione di FinFET di TSMC e la EUV in modo esteso su oltre 10 strati, il che per la prima volta riduce il numero di maschere di processo con un nuovo nodo - circa 75-80 maschere contro le oltre 110 che sarebbero state senza EUV; l'ottimizzazione congiunta di design e tecnologia ha dato al chip di prova una riduzione delle dimensioni del 40%, senza la quale sarebbe stato di circa 25,1 mm2 con una resa del 73% invece che dell'80%[2]
- Al momento del comunicato di aprile 2019 TSMC descriveva il suo processo più avanzato in produzione come quello a 7 nanometri, al servizio dei clienti con una capacità annua di 12 milioni di wafer equivalenti da 12 pollici nel 2019 dagli stabilimenti a Taiwan, negli Stati Uniti e in Cina[3]
Fonti 3AFFIDABILITÀ 79%Affidabilità complessiva: 79%Quanto la fonte e le altre fonti del pin ne confermano le date.Media ponderata di quanto 3 fonti, compresa quella principale, confermano gli orari di inizio e fine del pin; una fonte conta la metà per ogni 180 giorni in più rispetto alla più recenteMostra tutti i pin con affidabilità pari o superiore al 75%
La prima voce è sempre la fonte del pin. L’affidabilità complessiva è una media ponderata di quanto ogni fonte conferma gli orari di inizio e fine indicati sopra; una fonte conta la metà per ogni 180 giorni in più rispetto alla più recente.
- [1]90%hexus.net/tech/news/industry/97729-tsmc-dedicates-300-boffins-3nm-process-rdhexus.net· Postato il 21 giu 2017· Inizio 31 mar 2020 ✓· 2% del punteggio
È avvenuto alla data indicata, secondo hexus.net: «…lo stato di avanzamento di questi piani, con una data di lancio fissata per il primo semestre 2020. Ora un recente rapporto suggerisce che…»
- [2]80%Early TSMC 5nm Test Chip Yields 80%, HVM Coming in H1 2020anandtech.com· Pubblicato il 19 dic 2019· 72% del punteggio
AnandTech's own headline, "Early TSMC[3] 5nm Test Chip Yields 80%, HVM Coming in H1 2020," published December 19, 2019, describes the same H1 2020 volume-manufacturing target the pin's stored 31 March/1 April 2020 date reflects, though published about three months earlier.
- [3]74%TSMC and OIP Ecosystem Partners Deliver Industrys First Complete Design Infrastructure for 5nm Process Technologypr.tsmc.com· Pubblicato il 3 apr 2019· 26% del punteggio
TSMC's own press release confirms it delivered a complete 5nm design infrastructure via its Open Innovation Platform on April 3, 2019, with the process already in risk production - about a year ahead of the pin's stored H1 2020 target, consistent with the ramp described in the pin's own reasoning.
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