- Начало
- 31 мар. 2020 г.ДОСТОВЕРНОСТЬ 90%от источник
В декабре прошлого года TSMC начала работу над техпроцессом 5 нм
Автоматический перевод оригинала
Оригинальное название: In December last year TSMC started to work on its 5nm process
- TSMC начала работу над техпроцессом 5 нм в декабре 2015 года, целевой срок запуска — первая половина 2020 года, сообщал HEXUS 6 октября 2016 года[1]
- В этом отчёте со ссылкой на CTimes News говорится, что TSMC выделила от 300 до 400 сотрудников научно-исследовательского отдела для разработки техпроцесса 3 нм, чтобы «преодолеть ограничение закона Мура»; президент и сопредседатель правления Dr. Mark Liu сказал, что инструментом станет технология трёхмерной многослойной архитектуры и что TSMC создала «полные экосистемы с интеллектуальной собственностью, решениями для автоматизации и поставщиками оборудования», а тех же сотрудников, занятых 3 нм, уже наметила перевести на разработку 1 нм[1]
- К 3 апреля 2019 года TSMC объявила в Синьчжу, что её техпроцесс 5 нм «уже находится в рискованном производстве» и что она передала полную версию своей инфраструктуры проектирования 5 нм в рамках Open Innovation Platform — полное руководство по проектным нормам, модель SPICE, PDK и проверенную на кремнии интеллектуальную собственность, — а клиенты «уже приступили к интенсивной проектной работе, прокладывая путь к выпуску опытных образцов, пилотным проектам и первым поставкам образцов»[3]
- По сравнению с техпроцессом 7 нм TSMC оценила 5 нм в 1.8X по плотности логики и в 15% прироста скорости на ядре ARM Cortex-A72 благодаря упрощению техпроцесса за счёт EUV-литографии[3]
- На IEDM в декабре 2019 года в докладе TSMC указывалось ~1.84x прироста плотности логики и 15% прироста по мощности или 30% снижения энергопотребления, при этом тестовый чип с 256 Mb SRAM и логикой показал выход годных 80% в среднем и 90%+ в пике, а самая плотная из заявленных ячеек SRAM высокой плотности имеет площадь 21000 nm2 (0.021 um2)[2]
- Это более позднее раскрытие подтвердило целевой срок 2016 года: «Технология в настоящее время находится в рискованном производстве, серийное производство в больших объёмах запланировано на первую половину 2020 года. Это означает, что чипы, изготовленные по 5 нм, должны быть готовы во второй половине 2020 года».[1][2]
- N5 использует FinFET 5-го поколения TSMC и широко применяет EUV более чем на 10+ слоях, что впервые уменьшает число масок техпроцесса при переходе на новый узел — по оценке, 75–80 масок против 110+, которые потребовались бы без EUV; совместная оптимизация проектирования и технологии дала тестовому чипу уменьшение размера на 40%, без которого он занимал бы около 25.1 mm2 при выходе годных 73%, а не 80%[2]
- На момент апрельского релиза 2019 года TSMC называла своим самым передовым серийным техпроцессом 7-нанометровый, обслуживающий клиентов с годовой мощностью 12 млн 12-дюймовых эквивалентных пластин в 2019 году на заводах на Тайване, в США и Китае[3]
Источники 3ДОСТОВЕРНОСТЬ 79%Общая достоверность: 79%Насколько источник и ссылки пина подтверждают его даты.Взвешенное среднее того, насколько 3 источника, включая основной, подтверждают время начала и окончания пина; вес источника уменьшается вдвое за каждые 180 дней разницы с самым новымПоказать все пины с достоверностью 75% и выше
Первая запись — всегда источник пина. Общая достоверность — это взвешенное среднее того, насколько каждый источник подтверждает указанные выше время начала и окончания; вес источника уменьшается вдвое за каждые 180 дней разницы с самым новым.
- [1]90%hexus.net/tech/news/industry/97729-tsmc-dedicates-300-boffins-3nm-process-rdhexus.net· Размещено 21 июн. 2017 г.· Начало 31 мар. 2020 г. ✓· 2% оценки
Произошло в указанную дату, по данным hexus.net: «…ход этих планов, с целевым сроком запуска в первой половине 2020 года. Теперь недавний отчёт говорит о том, что…»
- [2]80%Early TSMC 5nm Test Chip Yields 80%, HVM Coming in H1 2020anandtech.com· Опубликовано 19 дек. 2019 г.· 72% оценки
AnandTech's own headline, "Early TSMC[3] 5nm Test Chip Yields 80%, HVM Coming in H1 2020," published December 19, 2019, describes the same H1 2020 volume-manufacturing target the pin's stored 31 March/1 April 2020 date reflects, though published about three months earlier.
- [3]74%TSMC and OIP Ecosystem Partners Deliver Industrys First Complete Design Infrastructure for 5nm Process Technologypr.tsmc.com· Опубликовано 3 апр. 2019 г.· 26% оценки
TSMC's own press release confirms it delivered a complete 5nm design infrastructure via its Open Innovation Platform on April 3, 2019, with the process already in risk production - about a year ahead of the pin's stored H1 2020 target, consistent with the ramp described in the pin's own reasoning.
Предложить исправление
Чего-то не хватает или есть ошибка? Напишите своими словами: ссылку, подтверждающую этот пин, другую дату начала или окончания и почему, или факт, которого нет или который неверен. ИИ сверит это с источниками пина, поищет лучшие и добавит любую страницу, которая вас подтверждает. Собственные источники пина всё равно весят больше всего. Изображение, на котором показано что-то другое или показано плохо, тоже проверяется и опускается ниже или заменяется.
