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- 2020년 3월 31일신뢰도 90%출처 제공
TSMC, 작년 12월부터 5nm 공정 개발 착수
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원본 제목: In December last year TSMC started to work on its 5nm process
- TSMC는 2015년 12월 5nm 공정 개발에 착수했으며 목표 출시는 2020년 상반기였다. 이는 헥서스가 2016년 10월 6일 보도한 내용이다.[1]
- CTimes 뉴스를 인용한 이 보도에 따르면 TSMC는 “무어의 법칙의 한계를 깨기” 위해 300~400명의 연구개발 인력을 3nm 공정 개발에 배정했다. 사장 겸 공동 CEO인 마크 리우 박사는 그 기술이 3차원 적층 아키텍처 기술이 될 것이며, TSMC가 “지적재산, 자동화 솔루션, 장비 공급사를 아우르는 완전한 생태계”를 이미 구축했다고 말했으며, 같은 3nm 인력을 이미 1nm 개발로 넘길 계획도 세워두었다고 밝혔다.[1]
- 2019년 4월 3일 TSMC는 신주에서 5nm 공정이 “이미 리스크 생산 단계”에 있으며, 오픈 이노베이션 플랫폼 내에서 완전한 5nm 설계 인프라를 제공했다고 발표했다. 여기에는 완전한 설계 규칙 매뉴얼, SPICE 모델, PDK, 실리콘으로 검증된 IP가 포함되며, 고객사들이 “이미 집중적인 설계 협업에 들어가 제품 테이프아웃과 파일럿 활동, 초기 샘플링의 길을 닦고 있다”고 밝혔다.[3]
- 7nm 공정 대비 TSMC는 5nm이 ARM 코어텍스-A72 코어 기준으로 로직 밀도 1.8배, 속도 15% 향상을 이룬다고 제시했으며, 이는 EUV 리소그래피에 의한 공정 단순화 덕분이다.[3]
- 2019년 12월 IEDM에서 TSMC의 논문은 로직 밀도 약 1.84배 증가와 전력 15% 개선 또는 전력 30% 절감을 제시했으며, 256Mb SRAM과 로직을 결합한 테스트 칩은 평균 80%, 최고 90% 이상의 수율을 냈다. 또한 21,000nm²(0.021µm²)로 보고된 가장 조밀한 고밀도 SRAM 셀을 달성했다.[2]
- 이 새로운 공개는 2016년의 목표 시점을 재확인했다: “이 기술은 현재 리스크 생산 단계에 있으며, 대량 생산은 2020년 상반기로 예정되어 있다. 이는 5nm 기반 칩이 2020년 하반기에는 준비될 것이라는 의미다.”[1][2]
- N5는 TSMC의 5세대 핀펫과 EUV를 10개 이상의 층에 걸쳐 폭넓게 사용하며, 이는 새로운 노드로서는 처음으로 공정 마스크 수를 줄인다. 추정치는 EUV가 없었다면 110개 이상이었을 마스크가 75~80개로 줄어드는 수준이다. 설계-기술 공동 최적화(DTCO)로 테스트 칩의 칩 크기가 40% 줄었으며, 이것이 없었다면 수율은 80%가 아니라 73%에서 약 25.1mm²에 그쳤을 것이다.[2]
- 2019년 4월 발표 당시 TSMC는 양산 중인 가장 앞선 공정을 7나노미터라고 설명했으며, 대만, 미국, 중국의 공장들에서 2019년 연간 1,200만 장(12인치 환산) 규모의 웨이퍼 생산능력으로 고객사에 서비스를 제공하고 있었다.[3]
참고자료 3신뢰도 79%
첫 번째 항목은 항상 핀의 출처입니다. 전체 신뢰도는 각 자료가 위의 시작·종료 시각을 얼마나 확실히 뒷받침하는지에 대한 가중 평균이며, 자료는 최신 자료보다 180일 오래될 때마다 가중치가 절반이 됩니다.
- [1]90%hexus.net/tech/news/industry/97729-tsmc-dedicates-300-boffins-3nm-process-rdhexus.net· 게시 2017년 6월 21일· 시작 2020년 3월 31일 ✓· 점수의 2%
hexus.net에 따르면 날짜대로 일어났다: “…이 계획의 진행 상황에 대한 소식이 전해졌으며, 목표 출시일은 2020년 상반기로 제시되었다. 최근 한 보도에 따르면…”
- [2]80%Early TSMC 5nm Test Chip Yields 80%, HVM Coming in H1 2020anandtech.com· 게재 2019년 12월 19일· 점수의 72%
AnandTech's own headline, "Early TSMC[3] 5nm Test Chip Yields 80%, HVM Coming in H1 2020," published December 19, 2019, describes the same H1 2020 volume-manufacturing target the pin's stored 31 March/1 April 2020 date reflects, though published about three months earlier.
- [3]74%TSMC and OIP Ecosystem Partners Deliver Industrys First Complete Design Infrastructure for 5nm Process Technologypr.tsmc.com· 게재 2019년 4월 3일· 점수의 26%
TSMC's own press release confirms it delivered a complete 5nm design infrastructure via its Open Innovation Platform on April 3, 2019, with the process already in risk production - about a year ahead of the pin's stored H1 2020 target, consistent with the ramp described in the pin's own reasoning.
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